进入纳米片晶体管时代:3纳米及以上纳米片器件架构的优势和挑战:纳米片、ForkSheet和 CFET
（以下内容从中银证券《进入纳米片晶体管时代:3纳米及以上纳米片器件架构的优势和挑战:纳米片、ForkSheet和 CFET》研报附件原文摘录）
芯片行业从未急于转向新的晶体管架构来大批量生产芯片，因为这带来了新的复杂性和投资。但三星、英特尔、台积电和IBM等最近的公开声明表明，我们正处于这种转变的前夕。从2022年或2023年开始，这些公司已经接受逐渐从"主力"FinFET晶体管架构过渡到类似纳米片的架构，以生产3nm或2nm技术的逻辑芯片。 在本文中，您将了解这一历史性转变背后的主要驱动因素。此外，我们还将介绍不同代的纳米片架构系列，包括纳米片、叉片和CFET。对于这些纳米片系列中的每一个，我们将结合进一步的CMOS扩展来回顾增量优势，并讨论关键的工艺步骤。 为什么要从FinFET转向纳米片？ 沿着逻辑CMOS的缩放路径，半导体界为逐步减小逻辑标准单元的尺寸做出了相当大的努力。 逻辑标准单元布局的示意图（CPP = 接触式聚节距，FP = 翅片间距，MP = 金属间距;单元高度 = 每个单元的金属线数 x MP）。 一种方法是通过减少磁道来降低单元高度（定义为每个单元的金属线（或轨道）数乘以金属间距。对于FinFET，通过将一个标准电池内的鳍片数量从3个逐渐减少到2个，实现了具有更小电池高度的新一代。这分别实现了7.5T和6T标准单元。例如，对于6T，我们的意思是6条金属线适合单元高度的范围。然而，如果保留翅片尺寸，这种演变是以牺牲驱动电流和可变性为代价的。为了补偿驱动电流和可变性的下降，在电池高度缩放中，翅片变得越来越高。最终，这种趋势可能会继续到1鳍，从而实现5T标准电池。 在基于FinFET的架构中，标准单元缩放需要鳍人口减少。随着每一代，鳍片变得越来越高，越来越薄，越来越近。这种演变会降低驱动强度并增加可变性。 然而，进一步提高基于5T FinFET的单鳍片器件架构的驱动电流极具挑战性。这就是纳米片架构进入场景的地方。通过在只允许一个翅片的标准电池中垂直堆叠纳米片形传导通道，可以实现更大的有效通道宽度。通过这种方式，纳米片可以提供比鳍片更大的每个基底面的驱动电流，这是进一步CMOS缩放的关键优势。nanosheet架构还允许可变的器件宽度，从而在设计中具有一定的灵活性：设计人员现在可以在增强的驱动电流与减小面积和电容之间进行权衡（较小的通道宽度往往会降低片之间的寄生电容）。与FinFET架构相比，纳米片的另一个显着优势是其"栅极全能"结构：由于导通通道现在完全被高k/金属栅极包围，因此在较短的通道长度下实现了对通道的改进的栅极控制。 关键构建块 与从平面MOSFET到FinFET的过渡一样，从FinFET到栅极全能纳米片晶体管的过渡也带来了新的工艺集成挑战。幸运的是，纳米片可以被认为是FinFET的自然演变，因此，许多为FinFET开发和优化的工艺模块都可以重复使用。这当然促进了工业界的采用。尽管如此，我们确定了四个关键流程步骤，其中两种架构不同，并且需要特定的创新。 首先，这种架构使用外延生长的Si和SiGe多层来定义器件通道。通道使用生长材料以及两种材料之间的晶格不匹配代表了与传统CMOS器件制造方式的背离。在这个多层堆叠中，SiGe充当牺牲层，稍后在替换金属栅极步骤内的通道释放期间将其移除。整个多层堆栈以高纵横比翅片的形式图案化，这对于保持良好的纳米片形状提出了挑战。在2017年IEDM会议上，imec提出了一个关键的优化：实施浅沟槽隔离（STI）衬垫，并在STI工艺步骤中使用低热预算，以抑制氧化引起的翅片变形。这导致了更好的纳米片形状控制，这被发现可以提高器件性能 - 直流（即更大的驱动电流）以及交流（即恒定功率下的速度增益）。改进的交流性能转化为环形振荡器电路的较低栅极延迟 - 这是使用新的纳米片工艺流程制造的真实电路的第一份报告[1，2，3]。 其次，与FinFET相反，纳米片架构需要一个内部垫片 - 一个额外的电介质，将栅极与源极/漏极隔离开来，以降低电容。在内部间隔物形成工艺步骤中，使用横向蚀刻工艺将多层结构中SiGe层的外部部分凹陷。这会产生小空腔，然后用介电材料填充。内部间隔片集成是纳米片工艺流程中最复杂的工艺模块。它需要高蚀刻选择性和精确的横向蚀刻控制。包括imec在内的全球多个研究团队解决了内部间隔物集成挑战[2]。 第三，纳米片通道释放 - 纳米片彼此分离的步骤。这种释放是通过有选择地蚀刻多层的SiGe部分来实现的。该工艺步骤需要高度选择性的蚀刻，理想情况下，在纳米片之间留下很少的Ge残留物并降低Si粗糙度。此外，需要进行粘滞控制，以避免这些微小的纳米片相互附着。Imec对不同蚀刻工艺选择（干法和湿法）的基础研究为解决这些问题做出了巨大贡献。 最后是替代金属栅极（RMG）集成步骤，包括纳米片层周围和之间的工作功能金属的沉积和图案化。2018年，imec强调了引入可扩展工作功能金属的重要性，从而减少了纳米片堆叠的垂直空间。例如，该团队表明，将两个垂直纳米片之间的垫片从13nm减少到7nm，将交流性能提高了10% - 强调了缩放RMG的重要性[4]。 垂直堆叠栅极全能纳米片晶体管的优化：（左）纳米片形状控制;（右）纳米片垂直空间还原分离。 然后是叉表 进一步提高直流性能的最优雅方法是扩大通道的有效宽度。但在传统的纳米片架构中，这变得非常困难。主要的亮点是n型和p型器件之间所需的大空间裕量，这使得在缩放的电池高度下难以获得较大的有效纳米片宽度。此空间由工作功能金属图案化步骤消耗。叉板器件架构可以解决这一挑战。该分叉表是imec在2017年（IEDM 2017）和后来（IEDM 2019）首次公开提出用于SRAM缩放的公开提案，作为逻辑标准单元缩放的推动因素[5，6]。在这种架构中，通过在栅极图案化之前在n和pMOS器件之间引入介电壁，可以实现更小的n-p分离。用于工作功能金属图案化的硬掩模图案现在可以在该介电壁上完成，而不是在纳米片外壳的栅极沟槽的底部。这允许更紧密的n到p间距。 因此，通道的有效宽度以及驱动电流（直流性能）可以进一步提高。与其最大化有效通道宽度，不如利用较小的n到p空间将标准单元的轨道高度从5T进一步扩展到4T。这种演变需要通过后端和中间线路的创新以及引入缩放增压器（例如埋地电源轨或自对准栅极触点）来补充。 仿真还预测，叉片比纳米片的交流性能提升10%。imec团队可以通过较小的栅极-漏极重叠导致的（寄生）米勒电容降低来解释这种速度改进。小型米勒帽可能使设备更节能。 从加工的角度来看，叉板架构自然是从"基本"纳米片架构演变而来的。关键区别在于介电壁形成、修改的内部垫片、源极/漏极外延和替换金属栅极台阶。在VLSI 2021上，imec首次展示了使用300mm叉板工艺流程成功集成的叉板场效应设备的电气数据。双工作功能金属栅极可在 n 和 pFET 之间的 17nm 间距下集成，这凸显了前叉片架构的主要优势 [7]。 然而，对静电仍然存在一个问题。纳米片架构因其栅极全能结构而受到吹捧，这在很大程度上改善了通道的静电控制。凭借其叉子形式的三门式架构，前叉似乎退后了一步。然而，在上面提到的实验中，imec在20nm栅极长度下发现了短通道控制（SSSAT = 66-68mV），与在同一晶圆上共集成的垂直堆叠栅极全能纳米片器件相当[8]。 共集成前叉和纳米片FET的TEM图像。对于叉片 n 和 pFET，在 17nm n-p 空间处集成了双功函数金属栅极。 CFET将长期完成纳米片系列 通过互补型 FET 或 CFET 架构，n 和 pMOS 器件堆叠在一起，可以进一步最大化有效通道宽度。这会将 n-p 分离移动到垂直方向，从而从像元高度考虑中删除 n-p 间距。通道宽度现在可以进一步扩大，但由此产生的面积增益也可用于将轨道高度推高至4T及以下[9，10]。仿真表明，CFFET对未来的逻辑和SRAM区域缩放都有好处。在CFET中，通道可以以翅片（p形片上的n翅片）或纳米片（p片上的n片）的形式制成。在后一种配置中，CFET作为最终的CMOS器件架构完善了纳米片器件架构系列。 从鳍式场效应晶体管到纳米片，再到叉片，最后到CFET。 从处理的角度来看，CFET架构由于其nMOS-pMOS垂直堆叠结构而变得复杂。纵向整合有两种可能的整合方案：单片和顺序。这些流中的每一个都有自己的一组优点和缺点。Imec通过开发模块和集成步骤，以及量化功耗性能区域优势和每个工艺流程的复杂性来做出贡献。 使用单片制造流程处理的CFET的TEM图片。左：CFET顶部器件;右：CFET底部器件 单片CFET：成本更低，但垂直集成复杂 单片CFET流从底部通道的外延增长开始，然后是中间牺牲层的沉积，然后是顶部通道的外延增长。当以纳米片通道为目标时，起始底部和顶部通道配置可以采用Si翅片或Si / SiGe多层堆栈的形式。在任何一种情况下，堆叠方法都会导致非常高的纵横比垂直结构，这为进一步图案化翅片，栅极，垫片和源极/漏极触点带来了关键挑战。例如，更换金属栅极集成步骤由于需要n和p的不同功函数金属而变得更加复杂。在VLSI 2020上，imec率先展示了通过优化关键模块步骤实现的单片集成CFET架构[11]。 顺序CFET：混合通道材料，但受到晶圆转移的挑战 CFET的顺序处理由几个块组成。首先，底层设备被处理到触点。接下来，使用介电到介电晶圆键合技术，通过晶圆转移在该层之上创建毯状半导体层。然后，集成顶层设备，连接顶部和底部门。该流通过生产线中间和后端处理完成。 从集成的角度来看，此流程比单片流程更简单，因为底层和顶层设备都可以以传统的"二维"方式单独处理。顺序积分流的一个显著优点是可以灵活地为 n 型和 p 型器件集成不同的通道材料（例如，Si 用于 nMOS，SiGe 或 Ge 用于 pMOS，或者最终集成 WS2 等 2D 材料），从而提供进一步的性能优势。 但与所有新的处理方案一样，有一些特定的挑战需要特别注意。第一个涉及两个晶圆之间的键合介电氧化物的厚度。太厚的氧化物是以牺牲交流性能为代价的，正如imec在VLSI 2020上所证明的那样[11]。另一方面，使氧化物太薄存在产生键合缺陷（以空隙形式）的风险。Imec在开发一种无键隙的薄键合氧化物工艺方面取得了进展，该工艺平衡了这两个问题。 其次，晶圆转移方法存在热预算限制：顶层工艺温度需要降低（至500°C左右），以避免对底层器件产生任何负面影响。这是栅极堆栈可靠性和掺杂剂激活的一个问题，这通常需要900°C的热步长。Imec最近为这两个问题提出了解决方案。首先，我们的团队开发了两种新方法，用于在较低的加工温度下保持良好的栅极堆叠可靠性：（1）低温氢等离子体处理（钝化硅氧化物中间层中的缺陷）和（2）在Si通道和HfO2栅极电介质之间引入界面偶极子（以抵消HfO2之间的能量 缺陷状态和电荷载流子导带）。其次，开发了一种创新的外延生长工艺，即使在低生长温度下也能产生高掺杂剂活化 - 对于p-和nMOS器件[12，13，14，15]。 对于单片和顺序CFET集成方案，imec继续致力于改进模块和集成步骤，并向业界推荐最佳选择。 结论 在本文中，我们回顾了引入类似纳米片的晶体管架构用于CMOS逻辑器件扩展的主要优点和挑战。每一代新一代产品（由纳米片、叉片和CFET实现）都具有性能改进（通过优化有效通道宽度）和/或进一步降低逻辑标准单元高度。从处理的角度来看，纳米片架构可以被认为是比FinFET架构进化的一步。然而，每个不同的纳米片架构都伴随着特定的集成挑战，imec将继续探索和评估解决方案。 本文（部分）发表在EETimes上。 想知道更多吗？ 参考文献： [1] "基于垂直堆叠水平硅纳米线的栅极全能MOSFET在块状Si衬底上的替代金属栅极工艺中"，H. Mertens等人，VLSI 2016 [2] "垂直堆叠栅极全能Si纳米线晶体管：关键工艺优化和环形振荡器演示"，H. Mertens等人，IEDM 2017 [3] "垂直堆叠栅极全能 Si 纳米线 CMOS 晶体管具有减少的垂直纳米线分离、新工作功能金属栅极解决方案和 DC/AC 性能优化"，R. Ritzenthaler 等人，IEDM 2018 [4] "超大规模标准单元上横向纳米片的功率性能权衡"，M. Garcia Bardon，VLSI 2018 [5] "用于 SRAM 设计和面向 3nm 的设备协同优化的堆叠纳米片叉架构"， P. Weckx等人，IEDM 2017 [6] "新型叉片器件架构作为面向2nm的终极逻辑缩放器件"，P. Weckx等人，IEDM 2019 [7] "用于高级CMOS缩放的Forksheet FET：17nm N-P空间下的Forksheet-Nanosheet共集成和双工作功能金属栅"，H. Mertens等人，VLSI 2021 [8] "用于2nm技术节点及以后的Co-Integrated Forksheet和Nanosheets晶体管的电气性能比较"， R. Ritzenthaler等人，IEDM 2021 [9] "用于超越N3的CMOS缩放的互补FET（CFET）"，J. Ryckaert等人，VLSI 2018 [10] "4轨道库中CFET的器件，电路和块级评估" P. Schuddinck等人，VLSI 2019 [11]"300mm晶圆上3D互补FET（CFET）的首次单片集成"，S. Subramanian等人， VLSI 2020 [12] "用于3D顺序集成的低热预算栅极堆栈中的BTI可靠性改进策略"，J. Franco等人，IEDM 2018 [13]"原子氢暴露可实现具有出色pMOS的高质量低温SiO2 NBTI可靠性，与3D顺序层堆叠兼容"，J. Franco等人，IEDM 2020 [14] "用于源极/漏极外延的高掺杂Si：P，Si：As和Si：P：As Epi层的接触电阻率"，E. Rosseel等人，ESC PRiME 2020 [15] "用于FinFET，堆叠纳米线和单片3D集成的IV组半导体的极低温外延"，C. Porret等人，ESC固态科学与技术杂志2019
芯片行业从未急于转向新的晶体管架构来大批量生产芯片，因为这带来了新的复杂性和投资。但三星、英特尔、台积电和IBM等最近的公开声明表明，我们正处于这种转变的前夕。从2022年或2023年开始，这些公司已经接受逐渐从"主力"FinFET晶体管架构过渡到类似纳米片的架构，以生产3nm或2nm技术的逻辑芯片。 在本文中，您将了解这一历史性转变背后的主要驱动因素。此外，我们还将介绍不同代的纳米片架构系列，包括纳米片、叉片和CFET。对于这些纳米片系列中的每一个，我们将结合进一步的CMOS扩展来回顾增量优势，并讨论关键的工艺步骤。 为什么要从FinFET转向纳米片？ 沿着逻辑CMOS的缩放路径，半导体界为逐步减小逻辑标准单元的尺寸做出了相当大的努力。 逻辑标准单元布局的示意图（CPP = 接触式聚节距，FP = 翅片间距，MP = 金属间距;单元高度 = 每个单元的金属线数 x MP）。 一种方法是通过减少磁道来降低单元高度（定义为每个单元的金属线（或轨道）数乘以金属间距。对于FinFET，通过将一个标准电池内的鳍片数量从3个逐渐减少到2个，实现了具有更小电池高度的新一代。这分别实现了7.5T和6T标准单元。例如，对于6T，我们的意思是6条金属线适合单元高度的范围。然而，如果保留翅片尺寸，这种演变是以牺牲驱动电流和可变性为代价的。为了补偿驱动电流和可变性的下降，在电池高度缩放中，翅片变得越来越高。最终，这种趋势可能会继续到1鳍，从而实现5T标准电池。 在基于FinFET的架构中，标准单元缩放需要鳍人口减少。随着每一代，鳍片变得越来越高，越来越薄，越来越近。这种演变会降低驱动强度并增加可变性。 然而，进一步提高基于5T FinFET的单鳍片器件架构的驱动电流极具挑战性。这就是纳米片架构进入场景的地方。通过在只允许一个翅片的标准电池中垂直堆叠纳米片形传导通道，可以实现更大的有效通道宽度。通过这种方式，纳米片可以提供比鳍片更大的每个基底面的驱动电流，这是进一步CMOS缩放的关键优势。nanosheet架构还允许可变的器件宽度，从而在设计中具有一定的灵活性：设计人员现在可以在增强的驱动电流与减小面积和电容之间进行权衡（较小的通道宽度往往会降低片之间的寄生电容）。与FinFET架构相比，纳米片的另一个显着优势是其"栅极全能"结构：由于导通通道现在完全被高k/金属栅极包围，因此在较短的通道长度下实现了对通道的改进的栅极控制。 关键构建块 与从平面MOSFET到FinFET的过渡一样，从FinFET到栅极全能纳米片晶体管的过渡也带来了新的工艺集成挑战。幸运的是，纳米片可以被认为是FinFET的自然演变，因此，许多为FinFET开发和优化的工艺模块都可以重复使用。这当然促进了工业界的采用。尽管如此，我们确定了四个关键流程步骤，其中两种架构不同，并且需要特定的创新。 首先，这种架构使用外延生长的Si和SiGe多层来定义器件通道。通道使用生长材料以及两种材料之间的晶格不匹配代表了与传统CMOS器件制造方式的背离。在这个多层堆叠中，SiGe充当牺牲层，稍后在替换金属栅极步骤内的通道释放期间将其移除。整个多层堆栈以高纵横比翅片的形式图案化，这对于保持良好的纳米片形状提出了挑战。在2017年IEDM会议上，imec提出了一个关键的优化：实施浅沟槽隔离（STI）衬垫，并在STI工艺步骤中使用低热预算，以抑制氧化引起的翅片变形。这导致了更好的纳米片形状控制，这被发现可以提高器件性能 - 直流（即更大的驱动电流）以及交流（即恒定功率下的速度增益）。改进的交流性能转化为环形振荡器电路的较低栅极延迟 - 这是使用新的纳米片工艺流程制造的真实电路的第一份报告[1，2，3]。 其次，与FinFET相反，纳米片架构需要一个内部垫片 - 一个额外的电介质，将栅极与源极/漏极隔离开来，以降低电容。在内部间隔物形成工艺步骤中，使用横向蚀刻工艺将多层结构中SiGe层的外部部分凹陷。这会产生小空腔，然后用介电材料填充。内部间隔片集成是纳米片工艺流程中最复杂的工艺模块。它需要高蚀刻选择性和精确的横向蚀刻控制。包括imec在内的全球多个研究团队解决了内部间隔物集成挑战[2]。 第三，纳米片通道释放 - 纳米片彼此分离的步骤。这种释放是通过有选择地蚀刻多层的SiGe部分来实现的。该工艺步骤需要高度选择性的蚀刻，理想情况下，在纳米片之间留下很少的Ge残留物并降低Si粗糙度。此外，需要进行粘滞控制，以避免这些微小的纳米片相互附着。Imec对不同蚀刻工艺选择（干法和湿法）的基础研究为解决这些问题做出了巨大贡献。 最后是替代金属栅极（RMG）集成步骤，包括纳米片层周围和之间的工作功能金属的沉积和图案化。2018年，imec强调了引入可扩展工作功能金属的重要性，从而减少了纳米片堆叠的垂直空间。例如，该团队表明，将两个垂直纳米片之间的垫片从13nm减少到7nm，将交流性能提高了10% - 强调了缩放RMG的重要性[4]。 垂直堆叠栅极全能纳米片晶体管的优化：（左）纳米片形状控制;（右）纳米片垂直空间还原分离。 然后是叉表 进一步提高直流性能的最优雅方法是扩大通道的有效宽度。但在传统的纳米片架构中，这变得非常困难。主要的亮点是n型和p型器件之间所需的大空间裕量，这使得在缩放的电池高度下难以获得较大的有效纳米片宽度。此空间由工作功能金属图案化步骤消耗。叉板器件架构可以解决这一挑战。该分叉表是imec在2017年（IEDM 2017）和后来（IEDM 2019）首次公开提出用于SRAM缩放的公开提案，作为逻辑标准单元缩放的推动因素[5，6]。在这种架构中，通过在栅极图案化之前在n和pMOS器件之间引入介电壁，可以实现更小的n-p分离。用于工作功能金属图案化的硬掩模图案现在可以在该介电壁上完成，而不是在纳米片外壳的栅极沟槽的底部。这允许更紧密的n到p间距。 因此，通道的有效宽度以及驱动电流（直流性能）可以进一步提高。与其最大化有效通道宽度，不如利用较小的n到p空间将标准单元的轨道高度从5T进一步扩展到4T。这种演变需要通过后端和中间线路的创新以及引入缩放增压器（例如埋地电源轨或自对准栅极触点）来补充。 仿真还预测，叉片比纳米片的交流性能提升10%。imec团队可以通过较小的栅极-漏极重叠导致的（寄生）米勒电容降低来解释这种速度改进。小型米勒帽可能使设备更节能。 从加工的角度来看，叉板架构自然是从"基本"纳米片架构演变而来的。关键区别在于介电壁形成、修改的内部垫片、源极/漏极外延和替换金属栅极台阶。在VLSI 2021上，imec首次展示了使用300mm叉板工艺流程成功集成的叉板场效应设备的电气数据。双工作功能金属栅极可在 n 和 pFET 之间的 17nm 间距下集成，这凸显了前叉片架构的主要优势 [7]。 然而，对静电仍然存在一个问题。纳米片架构因其栅极全能结构而受到吹捧，这在很大程度上改善了通道的静电控制。凭借其叉子形式的三门式架构，前叉似乎退后了一步。然而，在上面提到的实验中，imec在20nm栅极长度下发现了短通道控制（SSSAT = 66-68mV），与在同一晶圆上共集成的垂直堆叠栅极全能纳米片器件相当[8]。 共集成前叉和纳米片FET的TEM图像。对于叉片 n 和 pFET，在 17nm n-p 空间处集成了双功函数金属栅极。 CFET将长期完成纳米片系列 通过互补型 FET 或 CFET 架构，n 和 pMOS 器件堆叠在一起，可以进一步最大化有效通道宽度。这会将 n-p 分离移动到垂直方向，从而从像元高度考虑中删除 n-p 间距。通道宽度现在可以进一步扩大，但由此产生的面积增益也可用于将轨道高度推高至4T及以下[9，10]。仿真表明，CFFET对未来的逻辑和SRAM区域缩放都有好处。在CFET中，通道可以以翅片（p形片上的n翅片）或纳米片（p片上的n片）的形式制成。在后一种配置中，CFET作为最终的CMOS器件架构完善了纳米片器件架构系列。 从鳍式场效应晶体管到纳米片，再到叉片，最后到CFET。 从处理的角度来看，CFET架构由于其nMOS-pMOS垂直堆叠结构而变得复杂。纵向整合有两种可能的整合方案：单片和顺序。这些流中的每一个都有自己的一组优点和缺点。Imec通过开发模块和集成步骤，以及量化功耗性能区域优势和每个工艺流程的复杂性来做出贡献。 使用单片制造流程处理的CFET的TEM图片。左：CFET顶部器件;右：CFET底部器件 单片CFET：成本更低，但垂直集成复杂 单片CFET流从底部通道的外延增长开始，然后是中间牺牲层的沉积，然后是顶部通道的外延增长。当以纳米片通道为目标时，起始底部和顶部通道配置可以采用Si翅片或Si / SiGe多层堆栈的形式。在任何一种情况下，堆叠方法都会导致非常高的纵横比垂直结构，这为进一步图案化翅片，栅极，垫片和源极/漏极触点带来了关键挑战。例如，更换金属栅极集成步骤由于需要n和p的不同功函数金属而变得更加复杂。在VLSI 2020上，imec率先展示了通过优化关键模块步骤实现的单片集成CFET架构[11]。 顺序CFET：混合通道材料，但受到晶圆转移的挑战 CFET的顺序处理由几个块组成。首先，底层设备被处理到触点。接下来，使用介电到介电晶圆键合技术，通过晶圆转移在该层之上创建毯状半导体层。然后，集成顶层设备，连接顶部和底部门。该流通过生产线中间和后端处理完成。 从集成的角度来看，此流程比单片流程更简单，因为底层和顶层设备都可以以传统的"二维"方式单独处理。顺序积分流的一个显著优点是可以灵活地为 n 型和 p 型器件集成不同的通道材料（例如，Si 用于 nMOS，SiGe 或 Ge 用于 pMOS，或者最终集成 WS2 等 2D 材料），从而提供进一步的性能优势。 但与所有新的处理方案一样，有一些特定的挑战需要特别注意。第一个涉及两个晶圆之间的键合介电氧化物的厚度。太厚的氧化物是以牺牲交流性能为代价的，正如imec在VLSI 2020上所证明的那样[11]。另一方面，使氧化物太薄存在产生键合缺陷（以空隙形式）的风险。Imec在开发一种无键隙的薄键合氧化物工艺方面取得了进展，该工艺平衡了这两个问题。 其次，晶圆转移方法存在热预算限制：顶层工艺温度需要降低（至500°C左右），以避免对底层器件产生任何负面影响。这是栅极堆栈可靠性和掺杂剂激活的一个问题，这通常需要900°C的热步长。Imec最近为这两个问题提出了解决方案。首先，我们的团队开发了两种新方法，用于在较低的加工温度下保持良好的栅极堆叠可靠性：（1）低温氢等离子体处理（钝化硅氧化物中间层中的缺陷）和（2）在Si通道和HfO2栅极电介质之间引入界面偶极子（以抵消HfO2之间的能量 缺陷状态和电荷载流子导带）。其次，开发了一种创新的外延生长工艺，即使在低生长温度下也能产生高掺杂剂活化 - 对于p-和nMOS器件[12，13，14，15]。 对于单片和顺序CFET集成方案，imec继续致力于改进模块和集成步骤，并向业界推荐最佳选择。 结论 在本文中，我们回顾了引入类似纳米片的晶体管架构用于CMOS逻辑器件扩展的主要优点和挑战。每一代新一代产品（由纳米片、叉片和CFET实现）都具有性能改进（通过优化有效通道宽度）和/或进一步降低逻辑标准单元高度。从处理的角度来看，纳米片架构可以被认为是比FinFET架构进化的一步。然而，每个不同的纳米片架构都伴随着特定的集成挑战，imec将继续探索和评估解决方案。 本文（部分）发表在EETimes上。 想知道更多吗？ 参考文献： [1] "基于垂直堆叠水平硅纳米线的栅极全能MOSFET在块状Si衬底上的替代金属栅极工艺中"，H. Mertens等人，VLSI 2016 [2] "垂直堆叠栅极全能Si纳米线晶体管：关键工艺优化和环形振荡器演示"，H. Mertens等人，IEDM 2017 [3] "垂直堆叠栅极全能 Si 纳米线 CMOS 晶体管具有减少的垂直纳米线分离、新工作功能金属栅极解决方案和 DC/AC 性能优化"，R. Ritzenthaler 等人，IEDM 2018 [4] "超大规模标准单元上横向纳米片的功率性能权衡"，M. Garcia Bardon，VLSI 2018 [5] "用于 SRAM 设计和面向 3nm 的设备协同优化的堆叠纳米片叉架构"， P. Weckx等人，IEDM 2017 [6] "新型叉片器件架构作为面向2nm的终极逻辑缩放器件"，P. Weckx等人，IEDM 2019 [7] "用于高级CMOS缩放的Forksheet FET：17nm N-P空间下的Forksheet-Nanosheet共集成和双工作功能金属栅"，H. Mertens等人，VLSI 2021 [8] "用于2nm技术节点及以后的Co-Integrated Forksheet和Nanosheets晶体管的电气性能比较"， R. Ritzenthaler等人，IEDM 2021 [9] "用于超越N3的CMOS缩放的互补FET（CFET）"，J. Ryckaert等人，VLSI 2018 [10] "4轨道库中CFET的器件，电路和块级评估" P. Schuddinck等人，VLSI 2019 [11]"300mm晶圆上3D互补FET（CFET）的首次单片集成"，S. Subramanian等人， VLSI 2020 [12] "用于3D顺序集成的低热预算栅极堆栈中的BTI可靠性改进策略"，J. Franco等人，IEDM 2018 [13]"原子氢暴露可实现具有出色pMOS的高质量低温SiO2 NBTI可靠性，与3D顺序层堆叠兼容"，J. Franco等人，IEDM 2020 [14] "用于源极/漏极外延的高掺杂Si：P，Si：As和Si：P：As Epi层的接触电阻率"，E. Rosseel等人，ESC PRiME 2020 [15] "用于FinFET，堆叠纳米线和单片3D集成的IV组半导体的极低温外延"，C. Porret等人，ESC固态科学与技术杂志2019
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