浅析二维半导体材料在先进制程中的应用

（以下内容从中银证券《浅析二维半导体材料在先进制程中的应用》研报附件原文摘录）
　　集成电路材料研究 聚焦集成电路材料，研究产业发展与技术创新，搭建集成电路材料交流平台。 15篇原创内容 Official Account 过去的半个多世纪，半导体行业一直遵循着摩尔定律的轨迹高速发展，如今制程正在向3nm甚至更小的节点演进，而前进的每一步都对半导体行业发起巨大挑战。 自2012年在22nm节点引入鳍型场效应晶体管（FinFET），其在十年中已成为半导体器件的主流结构。但随着节点的不断缩小，鳍式结构的漏电问题已难以满足晶体管所需的静电控制，业界对晶体管结构创新提出了新要求。全环绕栅极晶体管结构（Gate-All-Around FET，GAA）在过去被广泛认为是鳍式结构的下一任继任者，其设计可有效减少漏电且改善对通道的控制，较FinFET工艺相比能达到更好的能耗比。 在前不久举行的未来峰会上，IMEC展示了半导体器件微型化技术路线，预计到2036年，将实现0.2nm工艺。从IMEC的技术路线图中我们还可以看到，未来互补式场效应晶体管（Complementary FET ，CFET）或将成为新时代的晶体管架构。 图1：IMEC在未来峰会上公布的技术路线图 晶体管的演变与推进 早期的硅基集成电路工艺以双极型工艺为主，不久之后，则以更易大规模集成的平面金属氧化物半导体（MOS）工艺为主流。MOSFET 由于具有高输入阻抗、较低的静态功耗等优异性能，以及极高的可集成度而成为现代集成电路工艺的主流。 1 MOSFET架构 最基本的MOSFET架构由栅极、源极、漏极和衬底组成，栅极与衬底沟道之间还设有栅氧化层。一般情况下，源漏级是与衬底、沟道相反的掺杂类型，如下图所示，当给栅极施加一个正向电压时，通过栅极氧化层产生的感应电场加在沟道表面，衬底中少数载流子被吸附到沟道表面累积并反型，与源漏极掺杂保持一致，从而实现了源漏极导通。 图2：MOSFET架构示意图 栅极起到晶体管通电与断电的作用，栅极的宽度（Length）就是芯片的制程工艺（随着发展，制程工艺的数字已经和栅极的实际宽度渐渐偏离）。当制造工艺缩小，栅极的宽度也在不断缩小，源极和漏极的距离也不断变小，当距离近到一定程度时，就会发生彼此漏电的问题，晶体管电学性能因受到短沟道效应（Short Channel Efect , SCE）的影响而变得愈加难以控制。 随着集成电路制造工艺技术的特征尺寸缩小到 22nm时，短沟道效应愈发严重，仅仅依靠提高沟道掺杂浓度、降低源漏结深和缩小栅氧化层厚度等技术来改善传统平面型晶体管结构的短沟道效应遇到瓶颈，短沟道效应导致器件的亚阈值特性变差、泄露电流变大等问题成为妨碍工艺进一步发展的主要因素。于是，FinFET架构应运而生。 2 FinFET架构 FinFET与平面型MOSFET结构的主要区别在于其沟道由绝缘衬底上凸起的高而薄的鳍构成，源漏两极分别在其两端，三栅极紧贴其侧壁和顶部，用于辅助电流控制，能够极大程度地增强栅极对沟道的控制面积，在相同的占位面积下获得更高的驱动电流，从而可以有效缓解平面器件中出现的短沟道效应，大幅改善电路控制并减少漏电流，也可以大幅缩短晶体管的栅长。也正由于该特性，FinFET的沟道通常为轻掺杂甚至不掺杂，故能够有效降低离散掺杂原子的散射作用而提高沟道载流子迁移率。 图3：FinFET架构示意图 但是，随着芯片制程来到3nm以下，鳍片进一步接近，漏电再次出现，FinFET晶体管也遇到了发展瓶颈。台积电首席科学家黄汉森曾表示，在16nm的制程中采用FinFET架构，每个晶体管可以有很多的鳍，但当制程逐渐缩小的时候，鳍的数量也会随之减少。当制程越往下走、空间越来越小的时候，FinFET最特别的垂直设计将会碰上空间跟技术上的挑战。 3 GAA架构 GAA是一种环绕式栅极技术晶体管，在FinFET基础上进行改良，源极和漏极不再是鳍状，而是变成“棍状”或“片状”，垂直穿过栅极，其通道的所有面均与栅极接触。 图4：FinFET与GAA架构示意图 GAA根据构造不同分为两种形态：一是采用三层纳米线(Nanowire)来构造晶体管，栅极比较薄；二是三星采用的MBCFETTM晶体管结构，其使用纳米片（Nanosheet）构造晶体管，将原有FinFET工艺中鳍状改良成多路桥接鳍片，截面为水平板状或者水平椭圆柱状。 图5：Nanowire与Nanosheet 架构示意图 据了解，GAA架构通过更大的闸极接触面积提升对通道的控制能力，从而降低操作电压、减少疏漏电流，有效降低芯片运算功耗与操作温度。相比于FinFET，能以更小的体积实现更好的功耗表现。 4 Forksheet和CFET架构 GAA下一代技术又是什么呢？IMEC展示了Forksheet和CFET技术。在Forksheet技术中，nFET和pFET集成在同一结构中，由介电墙将nFET和pFET隔开。其优势在于它有更紧密的n到p的间距，并减少面积缩放。与GAA架构相比，在相同制程下，Forksheet的电路更加紧凑。 图6：Nanosheet与Forksheet 架构示意图 互补场效应晶体管（Complementary FET，CFET）由两个独立的Nanosheet FET（p型和n型）组成，是一种把p型纳米片叠在n型纳米片上的结构。由于具有堆叠特性，CFET拥有2个局部互连层，这为内部单元布线和减小单元面积提供了更大的自由度。单元之间的可布线性也可以大大改善。 图7：传统晶体管与CFET 架构示意图 然而，摩尔定律的延续只有晶体管的结构创新远远还不够，材料、设备、工艺必须协同优化才能为不断缩小的节点提供解决方案，使行业保持持续增速。 IMEC总裁Luc Van den hove在未来峰会上表示，IMEC正在考虑用二硫化钨（WS2）、二硫化钼（MoS2）等二维半导体材料来代替硅沟道。 二维半导体材料创新应用 二维材料，是电子仅可以在两个维度的纳米尺度（1-100nm）上自由运动（平面运动）的材料。其具有原子层级的厚度，表面光滑且没有悬挂键。使用二维材料制备晶体管时，可获得较好的电学性能。目前已研究的可用于半导体器件使用的二维材料有：石墨烯、氮化硼（BN）、二维黑磷（BP）、二硫化钼（MoS2）、二硫化钨（WS2）、范德瓦尔斯材料等。 1 沟道材料：二硫化钨、二硫化钼 二硫化钨、二硫化钼属于一种过渡金属二硫化物（transition metal dichalcogenides，TMD）的材料。因为它们在极薄的厚度下具有高迁移率，故十分适合用于解决晶体管缩小带来的沟道控制问题。一般情况，它们可以被构造成几个甚至单个原子层的厚度，故在晶体管中的沟道将会变得十分“薄”，极大限度限制载流子的流动路径，从而大大抑制短沟道效应的出现。 但目前二维半导体材料走向应用仍面临巨大的挑战：一是在工艺制造中，如何控制好沟道材料的质量和缺陷率；二是源极/漏极触点的接触电阻，即半导体电阻尖峰金属触点问题。 此前，我们曾报道过一篇Nature研究：南京大学王欣然教授团队与东南大学王金兰教授团队合作，利用高温退火工艺，在蓝宝石表面上获得了均匀分布的高原子台阶，成功使得双层二硫化钼在c面蓝宝石上的均匀成核(>99%)，并实现了厘米级的双层连续薄膜。与基于单层薄膜的场效应晶体管(FET)相比，基于双层MoS2沟道制造的FET器件的迁移率达122.6 cm2 V-1 s-1，提高了37.9%，器件均一性也得到大幅度提升；开态电流为1.27 mAμm-1，刷新了二维半导体器件的最高纪录。这种双层二硫化钼层数可控成核新机制有望进一步拓展至其他二维材料体系的外延生长。 2 接触电极材料：铋、锑 针对二维材料高电阻、低电流等问题，产业界一直在探索与二维材料接触的电极材料。金是与二维材料形成晶体管的首选触点，但是沉积金和其他高熔点金属会损坏二维材料的结构。而对于铟和锡，其熔点又太低，在芯片后期的加工和封装过程中会遇到融化与氧化等问题。此外，金属和单层半导体材料之间的界面产生了一种叫做金属诱导的间隙(MIGS)状态现象，这导致了肖特基屏障的形成，这种现象会抑制电荷载体的流动。 来自斯坦福大学的Aravindh Kumar通过将低熔点金属与金进行融合，形成合金来解决触点问题。首先 Kumar 将铟或锡沉积在二硫化钼上，以保护半导体，然后用金覆盖以隔离氧气。该过程产生的锡金合金和铟金合金均有较低的电阻，并在至少450摄氏度下保持较好的稳定性。 此外，由于半金属材料的电子特性介于金属和半导体之间，再加上两种材料之间适当的能量排列，可解决以上问题。台积电与台大、麻省理工学院曾共同发表的研究表示，利用半金属铋（Bi）作为二维材料的接触电极，能大幅降低电阻并提高传输电流。同时，他们对铋沉积制程进行优化，运用氦离子束微影系统将元件通道成功缩小至纳米尺寸。 图8：具有单层MoS2通道和半金属铋触点的 2D FET 原理图 据了解，使用铋为接触电极的关键材料可以消除二维材料表面的势垒，从而实现超低的接触电阻，且不会破坏二维材料的原子结构，有效提高效能，且与硅基制程技术相容，但铋的熔点过低，依然是一个缺陷。 在去年12月举办的IEEE国际电子设备会议上，英特尔和台积电展示了他们使用锑材料解决二维半导体高电阻低电流难题的方案，锑更好的热稳定性意味着它将与现有的芯片制造工艺更兼容，从而产生更持久的设备，并在芯片制造工艺的后期提供更大的灵活性。 3 栅氧化层绝缘材料：单晶六方氮化硼 在上面讲述中我们提到，栅极与衬底沟道之间有个栅氧化层，当制程来到3nm及以下时，目前所采用的氧化物绝缘体将不再适用，由于氧化物绝缘体的三维结构，更容易使电荷依附在上面，造成电流不易通过。同时随着二维半导体对于WS2、MoS2等二维材料的引入，对绝缘材料也提出新的要求。 2020年，台积电联手台湾交通大学成功研制出了一种全球最薄、厚度只有0.7纳米的基于氮化硼的超薄二维半导体绝缘材料，可望借此进一步开发出2纳米甚至1纳米制程的芯片。以往理论认为，六方氮化硼单层无法在高对称的铜（111）金属表面实现单向生长。然而，研究人员却发现六方氮化硼与铜（111）横向对接（lateral docking）之后，可以增强六方氮化硼的外延生长，并保证了该外延生长是单向的。研究者使用c-plane蓝宝石作为衬底，在单晶Cu（111）薄膜上实现了单晶hBN膜的生长，由此制备的单晶六方氮化硼可以集成到二硫化钼和二氧化铪之间作为界面层，并能够大大增强晶体管的电学性能。 值得一提的是，2019年台积电宣布将开始生产SiGe作为其5nm工艺的PMOS沟道材料。锗的研究始于2000年代初，这项研究花了将近20年的时间才实现生产。而2D TMD研究始于2011年左右，根据斯坦福大学的研究人员的说法，从 Ge 时间线推断，2D TMD最早可能会在 2030 年出现在消费电子产品中。 随着摩尔定律的不断推进，二维材料展示出巨大的潜力，推动芯片向更小尺寸、更多功能发展。现阶段集成电路用二维材料的开发与应用研究仍处于探索阶段，在其应用之前，还有很多工作要做。未来随着晶体管的不断微缩，或将有更多新材料被持续引入半导体制造中。 *免责声明：本文由作者原创，文章内容系作者个人观点。如有异议请联系集成电路材料研究，我们将在第一时间进行处理。 往期推荐

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